Синтез перевіряючих тестів на основі циклічних відмітних послідовностей
DOI:
https://doi.org/10.18664/ikszt.v0i3.140349Ключові слова:
однорідна мережа, виходи, що спостерігаються, тестований, циклічна відмітна послідовністьАнотація
Автором на основі теоретичного узагальнення і робіт у галузі тестового діагностування, а саме функціонального підходу і використання автоматних моделей осередків мережі, подано метод синтезу перевіряючих тестів однорідної мережі з виходами, що спостерігаються, у яких автоматні моделі осередків мають відмітні послідовності і є сильнозв’язними автоматами. Властивість сильнозв’язності автоматної моделі осередку мережі спрощує процедуру знаходження множини тестів, які перевіряють правильність переходу у всіх осередках одновимірної мережі.
Визначено нижню і верхню межі довжини повного перевіряючого тесту, який виявляє множину константних несправностей осередків, підклас перемичок і коротких замикань, змішування і інверсій, що не збільшують числа станів осередку однорідної мережі.
Розроблено алгоритм процесу генерації тестових послідовностей для однорідної мережі з виходами, що спостерігаються, осередок якої вписується таблицею переходів-виходів сильнозв’язного автомата, що має відмінну послідовність. Застосування циклічних відмітних послідовностей, отриманих відповідно до розробленого алгоритму, до однорідної мережі розглянутого класу дозволяє перевірити відповідність таблиці істинності кожного осередку мережі таблиці істинності справного осередку.
Розглянуто схему багаторозрядного паралельного суматора з послідовним переносом, яка подана однорідною мережею з виходами, що спостерігаються, у якій кожен осередок виконує функцію повного однорозрядного суматора. Відповідно до алгоритму для кожного переходу знайдена циклічна відмітна послідовність і побудовано вісім тестів, що перевіряють схему суматора будь-якої розмірності. Тестові набори дозволяють виявити будь-яку несправність, що приводить до спотворення автоматної діаграми осередку, при обмеженні, що в момент перевірки допускається несправною тільки одна комірка мережі.
Посилання
Cheng, W. T. Testing in two-dimensional iterative logic arrays [Text] / W. T. Cheng, J. N. Patel // Proc. 16-th Annu Int. Symposium on Fault-Tolerant Computing sistems, Vienna. – 1986. – P. 76–81.
Dias, F. J. Truth-table verification of an iterative logic array [Text] / F. J. Dias // IEEE Trans. Computers. – 1976. – № 6. – Р. 605–613.
Friedman, A. D. Easily testable iterative systems [Text] / A. D. Friedman // IEEE Trans. Comput. – 1973. – №12. – Р. 1061–1064.
Parthasarathy, R. A testable design of iterative logic array [Text] / R. Parthasarathy, S. M. Reddy // IEEE Trans. Comput. – 1981. – № 11. – P. 833–841.
Гилл, Н. Введение в теорию конечных автоматов [Текст] / Н. Гилл. – М. : Наука, 1966. – 272 с.
##submission.downloads##
Опубліковано
Номер
Розділ
Ліцензія
Авторське право (c) 2018 Я. Ю. КОРОЛЕВА
Ця робота ліцензується відповідно до Creative Commons Attribution-NonCommercial-NoDerivatives 4.0 International License.